КБ

Основная цель проекта создание масштабируемой высокопроизводительной вычислительной системы (системы-на-кристалле, СнК), предназначенной для вычислений физического уровня (PHY, L1), и позволяющей консолидировать эти вычисления от множества базовых станций в системах мобильной связи стандарта 4G-5G. Для решения поставленной задачи проекта компания разрабатывает широкую линейку процессорного IP совместимого с системой команд RISC-V.

Компактное 32-битное процессорное RISC-V ядро, редставляет собой реализацию процессорного комплекса, включающего процессорное ядро архитектуры RISC-V, встраиваемого в систему-на-кристалле. Идеально подходит для управляющих и вычислительных задач, требующих высокой производительности при ограниченном энергопотреблении. Ключевые характеристики: Настраиваемый набор поддерживаемых расширений команд: 32-битное ядро RISC-V с 32-мя целочисленными регистрами (I расширение); Целочисленное умножение и деление (M расширение); Атомарные операции (A расширение); 16-битные инструкции для увеличения плотности кода (C расширение); IEEE 754-2008 совместимые вычисления с плавающей запятой одинарной точности (F расширение); IEEE 754-2008 совместимые вычисления с плавающей запятой двойной точности (D расширение); Обработка прерываний в пользовательском режиме привилегированности (N расширение); Инструкции для битовых операций (B расширение); Криптографические инструкции (K расширение); Специализированные инструкции для отечественной криптографии (Кузнечик, Стрибог, Магма); Инструкции для цифровой обработки сигналов (P расширение). Исполнение до 2-х инструкций в такт; Machine и User уровни привилегированности; 9-ти стадийный конвейер с последовательным исполнением команд; Предсказание переходов: BTB, BHT, RAS; Конфигурируемая подсистема памяти: L1 I/D-кэшы, TCMы; Порт для доступа внешних ведущих устройств к TCM памятям; Настраиваемая подсистема прерываний: Platform Level Interrupt Controller (PLIC); Core Local Interruptor (CLINT): таймер и программные прерывания, поддержка локальных прерываний, требующих быстрой обработки; Core Local Interrupt Controller (CLIC); Немаскируемые прерывания (NMIs); Контроль доступа к физической памяти; Интегрированный контроллер отладки с поддержкой аппаратных точек останова. Поддержка доступа к системной шине для контроллера отладки без остановки процессорного ядра; Поддержка двухпроводного JTAG интерфейса (compact JTAG); Trace модуль; Поддержка управления энергопотреблением AXI или AHB интерфейсы. Производительность: 2.37 DMIPS/МГц 4.4 CoreMark/МГц Частота: 1.2 ГГц (TSMC, 28нм HPC+, при наихудших условиях).

Компактное 64-битное процессорное RISC-V ядро, редставляет собой реализацию процессорного комплекса, включающего процессорное ядро архитектуры RISC-V, встраиваемого в систему-на-кристалле. Идеально подходит для управляющих и вычислительных задач, требующих высокой производительности и поддержки 64-ных возможностей. Ключевые параметры: Настраиваемый набор поддерживаемых расширений команд: 64-битное ядро RISC-V с 32-мя целочисленными регистрами (I расширение); Целочисленное умножение и деление (M расширение); Атомарные операции (A расширение); 16-битные инструкции для увеличения плотности кода (C расширение); IEEE 754-2008 совместимые вычисления с плавающей запятой одинарной точности (F расширение); IEEE 754-2008 совместимые вычисления с плавающей запятой двойной точности (D расширение); Обработка прерываний в пользовательском режиме привилегированности (N расширение); Инструкции для битовых операций (B расширение); Криптографические инструкции (K расширение); Специализированные инструкции для отечественной криптографии (Кузнечик, Стрибог, Магма); Инструкции для цифровой обработки сигналов (P расширение). Исполнение до 2-х инструкций в такт; Machine и User уровни привилегированности; 9-ти стадийный конвейер с последовательным исполнением команд; Предсказание переходов: BTB, BHT, RAS; Конфигурируемая подсистема памяти: L1 I/D-кэшы, TCMы; Порт для доступа внешних ведущих устройств к TCM памятям; Настраиваемая подсистема прерываний: Platform Level Interrupt Controller (PLIC); Core Local Interruptor (CLINT): таймер и программные прерывания; Поддержка локальных прерываний, требующих быстрой обработки; Core Local Interrupt Controller (CLIC); Немаскируемые прерывания (NMIs). Контроль доступа к физической памяти; Интегрированный контроллер отладки с поддержкой аппаратных точек останова; Поддержка доступа к системной шине для контроллера отладки без остановки процессорного ядра; Поддержка двухпроводного JTAG интерфейса (compact JTAG); Trace модуль; Поддержка управления энергопотреблением; AXI или AHB интерфейсы; Производительность: 2.63 DMIPS/МГц 4.4 CoreMark/МГц Частота: 1.2 ГГц (TSMC, 28нм HPC+, при наихудших условиях).

Процессорный комплекс на базе 64-битного RISC-V ядра с последовательным исполнением команд. Разработан для применения в устройствах под управлением ОС Linux, требующих высокой производительности при ограниченном энергопотреблении. Ключевые параметры: Настраиваемый набор поддерживаемых расширений команд: 64-битное ядро RISC-V с 32-мя целочисленными регистрами (I расширение); Целочисленное умножение и деление (M расширение); Атомарные операции (A расширение); 16-битные инструкции для увеличения плотности кода (C расширение); IEEE 754-2008 совместимые вычисления с плавающей запятой одинарной точности (F расширение); IEEE 754-2008 совместимые вычисления с плавающей запятой двойной точности (D расширение); Инструкции для битовых операций (B расширение); Криптографические инструкции (K расширение); Специализированные инструкции для отечественной криптографии (Кузнечик, Стрибог, Магма); Инструкции для цифровой обработки сигналов (P расширение). Исполнение до 2-х инструкций в такт, 4-х ядер в комплексе; Machine, Supervisor и User уровни привилегированности; 9-ти стадийный конвейер с последовательным исполнением команд; Предсказание переходов: BTB, BHT, RAS; Sv39 режим виртуальной памяти; 4-32 КБ, 2-8-канальный L1 кэш инструкций; 4-32 КБ, 2-8-канальный L1 кэш данных; Интегрированный 128 КБ - 2 МБ L2 кэш; Предварительная загрузка данных в L2 кэш с определением шага запросов (stride prefetcher); Прерывания: Platform Level Interrupt Controller (PLIC); Multi-Core Local Interruptor (CLINT): таймер и программные прерывания; Поддержка локальных прерываний, требующих быстрой обработки; Core Local Interrupt Controller (CLIC); Немаскируемые прерывания (NMIs). Контроль доступа к физической памяти; Интегрированный контроллер отладки с поддержкой аппаратных точек останова; Поддержка доступа к системной шине для контроллера отладки без остановки процессорного ядра; Поддержка двухпроводного JTAG интерфейса (compact JTAG); Поддержка управления энергопотреблением; AXI интерфейс к системной шине; AXI интерфейс к периферийным блокам; AXI порт для когерентного доступа ускорителей; Производительность: 2.67 DMIPS/МГц 4.5 CoreMark/МГц 3.34 SPEC2006 INT/ГГц Частота: 1 ГГц (TSMC, 40нм G, при наихудших условиях) 1.2 ГГц (TSMC, 28нм HPC+, при наихудших условиях) BI-651 может включать до 4-х процессорных ядер, каждое из которых содержит L1 кэши и один общий L2 кэш, обеспечивающий когерентность между ядрами. Дополнительный контроллер когерентности обеспечивает совместный доступ к кэшируемому диапазону памяти для ускорителей, упрощая разработку ПО и повышая производительность.

32-битное процессорное RISC-V ядро, оптимизированное для минимизации энергопотребления и занимаемой площади при сохранении наилучшей производительности в своем классе. Идеально подходит для задач управления и IoT устройств. Ключевые параметры: Настраиваемый набор поддерживаемых расширений команд: 32-битное ядро RISC-V с 32-мя целочисленными регистрами (I расширение); Целочисленное умножение и деление (M расширение); 16-битные инструкции для увеличения плотности кода (C расширение); Атомарные операции (A расширение); IEEE 754-2008 совместимые вычисления с плавающей запятой одинарной точности (F расширение); IEEE 754-2008 совместимые вычисления с плавающей запятой двойной точности (D расширение); Поддержка прерываний в User режиме привилегированности (N расширение); Инструкции для битовых операций (B расширение); Криптографические инструкции (K расширение); Специализированные инструкции для отечественной криптографии (Кузнечик, Стрибог, Магма); Инструкции для цифровой обработки сигналов (P расширение). Machine и User уровни привилегированности; 2-3 стадийный конвейер; Настраиваемый предсказатель переходов: Статический: может быть использован для уменьшения площади; Динамический (micro-BTB): может быть использован для увеличения производительности. Опциональный кэш инструкций для ускорения доступа к медленной памяти; Настраиваемая подсистема прерываний: Platform Level Interrupt Controller (PLIC); Core Local Interruptor (CLINT): таймер и программное прерывание; Поддержка локальных прерываний, требующих быстрой обработки; Core Local Interrupt Controller (CLIC); Немаскируемые прерывания (NMIs). Контроль доступа к физической памяти; Интегрированный контроллер отладки с поддержкой аппаратных точек останова; Поддержка доступа к системной шине для контроллера отладки без остановки процессорного ядра; Поддержка двухпроводного JTAG интерфейса (compact JTAG); Trace модуль; Поддержка управления энергопотреблением; Настраиваемый интерфейс к системной шине: AHB-lite, AXI4. Производительность: 1.83 DMIPS/МГц; 4.0 CoreMark/МГц; Частота: до 700 МГц (TSMC, 28нм HPC+, 9t, SVT, при наихудших условиях). Подсистема памяти: Настраиваемый диапазон адресов для TCM-памятей; TCM-арбитр используется для управления одновременным доступом к TCM-памятям от разных источников (подкачка кода, запросы чтения/записи данных, внешние запросы). Возможно использования кэша инструкций для ускорения доступа к медленной памяти: Настраиваемое количество каналов; Настраиваемый размер кэш линии; Префетчер; Поддержка приоритетного чанка.